微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > PCB设计问答 > Cadence Allegro > 求助:光绘输出时用allegrok看TOP层有DRC:LS

求助:光绘输出时用allegrok看TOP层有DRC:LS

时间:10-02 整理:3721RD 点击:
我已经设置了SHARP到LINE的距离了,希望得到帮助,谢谢

smooth your shapes

LS:代表你已经设置了线长规则,而实际布的线未达到设定的要求

L:S    longest:Shortest

这个DRC不是3楼指出的原因
2楼正解
这是由于铺铜时软件三角函数计算所产生的误差所致
更新铜箔即可,如果只有极个别的DRC,可以Viod或者Edit Boundary消除掉就好了

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top