关于VCS后仿出现违例

在用PT做完分析后，写出了sdf，然后annotate到VCS里进行后仿，在design里用到了双口RAM，在后仿过程中modelsim总是会报出setup的Error：
$setup(posedge CLKA, posedge CLKB &&& conA_flag, 3.000, NOT_CONTB);意思是双口RAM上的CLKA和CLKB的之间的timing不能满足要求，但是在PT里没有报出来啊，这样的情况该怎么处理呢?RAM是用的SMIC130 Memory Compiler生成的

双口的ram基本上都会报violation吧，找designer看一下，直接把这个干掉吧

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