DC综合后功能变化了
时间:10-02
整理:3721RD
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我的RTL代码在FPGA上测试过没什么问题,并且仿真过,但是DC综合后加上了notimingcheck仿真话就会出现功能的变化,模块的功能和预想的不太一样,原因可能在哪呢?
综合出现问题,或者仿真之类的。太多了。
我如果用compile选项的话仿真功能是没什么问题,但是用compile_ultra就不行了,很多信号就不正常了,但是compile选项对于面积的优化还是不太大,是不是designware什么的问题呢,求指导。