vcs中出现vcsmx_rebuild？

一般仿真不是应该出现vcs_rebuild的吗?现在我仿真一个verilog代码怎么没有出现vcs_rebuild而是出现vcsmx_rebuild，请问这是怎么回事?是提示我用了混合语言?比如说verilog和vhdl之间的调用吗?说明一下，我以前尝试着在vcs上仿真自己写的systemc RTL代码?我怀疑是不是这个原因?要是这样的话，那我应该怎样才能设置回去，我现在连基本的verilog写的代码页无法仿真了！一直提示我说[SVS] 说什么system verilog structure error 说我没有flag什么的！我都没用用过system verilog 啊！真是急死人了！现在连vcs页没法用了！

看看你是不是编译的时候加了sv相关的命令或者参数了。还是用了lca。我平时用sv出来的就是vcsmx_rebuild。

我没有加sv的任何命令，现在我想将回到以前的状态应该怎么办?
现在连verilog代码都编译不了了！
提示说没有flag
这怎么办?

可以检查命令行，去掉无关的参数。可以参考user_guide

恩。不懂的命令参数可以参考vcs.pdf。你只编译Verilog的话，就只用必须的一些参数就可以了。另外你检查下是不是include了一些sv的文件。在每个文件里面或者是脚本里面检查一下。

thanks a lot....

发错地方了

没用过

准备下载个200812

真难下载啊

1# chibijia
你的也不能rebuild?