无法实例化 uvm_agent
时间：10-02
整理：3721RD
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各位大爷
小弟最近自学验证, 正在练习建立一个 uvm 环境
仿真的工具是 vcs
我用 simv +UVM_TESTNAME=my_test 先实例化我的 class my_test
my_test 里面再实例化 my_env
my_env 里面再实例化 my_agent
但此时 vcs 报错, 说
following verilog source has syntax error :
token 'my_agent' should be a valid type. please declare it virtual if it is an interface.
请问这是什么原因
先谢各位大爷
小弟最近自学验证, 正在练习建立一个 uvm 环境
仿真的工具是 vcs
我用 simv +UVM_TESTNAME=my_test 先实例化我的 class my_test
my_test 里面再实例化 my_env
my_env 里面再实例化 my_agent
但此时 vcs 报错, 说
following verilog source has syntax error :
token 'my_agent' should be a valid type. please declare it virtual if it is an interface.
请问这是什么原因
先谢各位大爷
贴上代码吧，
你看看testbench里的include顺序对不对，好像越靠近树根的越后面include，可能你的my_agent在my_env后面include了。
今天沒上班
明天試下
这个是导入文件顺序的问题
真的是include顺序的问题
感谢大侠相助
问题已解
学习一下。。