时钟接口实例化问题
时间：10-02
整理：3721RD
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我接口的时钟来自于模块内部产生，结果仿真时报错Cannot reference the signal "/my_top/my_RS422/CLKdiv/Bclk" before it has been elaborated.
顶层代码如下：uart_if my_uart_if(my_RS422.CLKdiv.Bclk,my_RS422.CLKdiv.Bclk,rst_n);
RS422 my_RS422( .SCI_sel(my_bus_if.SCI_sel),
.R_W(my_bus_if.R_W),
.clk(clk),
.rst_b(rst_n),//?
.RxD(my_uart_if.RxD),
.ADDR2(my_bus_if.ADDR2),
.DBUS(my_bus_if.DBUS),//?
.SCI_IRQ(my_bus_if.SCI_IRQ),
.TxD(my_uart_if.TxD)
);
请问是怎么解决，CLKdiv是my_RS422的内部模块，Bclk是此输出。
顶层代码如下：uart_if my_uart_if(my_RS422.CLKdiv.Bclk,my_RS422.CLKdiv.Bclk,rst_n);
RS422 my_RS422( .SCI_sel(my_bus_if.SCI_sel),
.R_W(my_bus_if.R_W),
.clk(clk),
.rst_b(rst_n),//?
.RxD(my_uart_if.RxD),
.ADDR2(my_bus_if.ADDR2),
.DBUS(my_bus_if.DBUS),//?
.SCI_IRQ(my_bus_if.SCI_IRQ),
.TxD(my_uart_if.TxD)
);
请问是怎么解决，CLKdiv是my_RS422的内部模块，Bclk是此输出。
小编我用IUS仿真没问题，不知道小编用的什么仿真VCS,还是ModelSim?