求助：UVM中如何配置接口数组？
时间：10-02
整理：3721RD
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各位：
我正在学着折腾UVM，最近要写的这个env有点特别，master只有一个，slave的个数不定（非apb、ahb之类的所有slave都挂一个总线上的），每个slave要有一个单独的interface。写top的时候好吧，直接 my_if slave_if[0:NUM_SLAVE](clk,rst_n); 但是，写env的时候，就犯难了，parameter NUM_SLAVE怎么才能传递到env中呀，如果是纯粹的systemverilog环境的话，可放入env的参数列表中，可是UVM的new不能加参数，怎么办呢?
我正在学着折腾UVM，最近要写的这个env有点特别，master只有一个，slave的个数不定（非apb、ahb之类的所有slave都挂一个总线上的），每个slave要有一个单独的interface。写top的时候好吧，直接 my_if slave_if[0:NUM_SLAVE](clk,rst_n); 但是，写env的时候，就犯难了，parameter NUM_SLAVE怎么才能传递到env中呀，如果是纯粹的systemverilog环境的话，可放入env的参数列表中，可是UVM的new不能加参数，怎么办呢?
把NUM_SLAVE放在一个头文件里面，把这个头文件`include在top上，或者在验证环境组件文件列表的最前面，env就能看到它了。把它当作一个宏定义也可以，比如`define。