ICC clock tree routing细节-m3，m4交替纵向走线？

ICC clock tree 有个别线走的很奇怪，是连接某些memory的CLK，metal4出pin，900um的纵向走线，metal3,metal4交替，变成了12段
为什么会换线呢?不太理解，这还可能影响到后期signal routing啊。
这里没有控制metal3,metal4的route guide；而且先route clock tree,走线资源也丰富。以下是相关信息：
1p5m工艺，clock tree 使用metal3 metal4,并优先route，设置：
set_clock_tree_options -layer metal3 metal4
route_zrt_group -all_clock_nets -reuse_existing_global_route true
试过 set drout_wrongWaExtraCost value，也没什么变化。

rounting line也有平衡clk delay的作用。感觉你的情况很正常啊，你的longest path不是这个，那么为了skew blance,故意走长一些是正常的

rounting line也有平衡clk delay的作用
受教了，解决了我另外一个困惑：有的CLK net，路过端口却不连，绕几百微米再回来。
但上面的问题，还想再讨论下，那900um的纵向走线，metal3，metal4都是纵向的，而且是直着走下来的，所以这种情况，线长没有延长，metal3,metal4也不是顶层金属，交替变成12段是什么意思呢?
而且metal3纵向走，感觉还是影响后期routing啊

没道理做成那个样子，除非你有什么特别的地方，比如routing blockage

你怎么总是遇到这种奇奇怪怪的问题，哈哈

m3纵向?匪夷所思， tehcnology file ? routing blockage ? ，我真的没见过

截取了几个小图，不清晰，凑合看看，起码直观一些，红色是metal3,绿色是metal4.
内部CTS,metal3 横向，metal4纵向,一切正常。

不正常的是有的memory clk ，metal3 走纵向了。但其他memory clk 正常。
左侧是memory，经过旋转了90度，metal4出pin, 右侧是die area，中间有2条clock net, 都做了换层
已经remove_route_guide -all,remove_placement_blockage -all,
memory fram本身还是有blockage的，但走线是在外面啊,应该没影响。

放大一点，径直着走的，metal3,metal4，换几次下来。

几个项目中，遇到过2,3次了，都是个别memory clock.
这个项目，memory靠边，clock net也没经过logic部分，不太影响signal走线.

会不会是xtalk?软件认为跳开一段会有改善?
纯属瞎猜，问题太怪异了
要是时间很闲的话你可以把xtalk关了试试。

看看另外一个项目，上下都是memory, 只显示了metal3层.
2条clock net 使用metal3纵向走线，当遇到横向metal3时，换成小段metal4
这种情况，metal3贯通下去，感觉还挺影响signal走线的。

如果没有blockage，怎么像工具的bug

feedback to tool vendor ,可以重现的bug?

好像ICC对于大的MACRO的Routing de-tour是有一些问题的，这样routing是一定有问题的。

我记得好像有一个option可以限制非prefer direction routing长度的，是不是这个造成的

楼上，能想起来是什么命令吗? 找了遍 cmd ，关键字可能不对，没找到。

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