Library Compiler 问题求教

原始verilog库文件格式：
module(Y,A1,A2)
output Y;
input A1,A2;
自己使用ncx新建了一个单元后，使用lc提取出来之后:
module(A1,A2,Y)
output Y;
input A1,A2;
lc命令为：
read_lib typical_ncx.lib
set veriloglib_enable true
set veriloglib_output_dir ./verilog
write_lib -format verilog typical_ncx
问题：是否可以通过参数设置使lc提取出来的module括号内端口顺序和原始库一致，谢谢！

没关系吧， verilog不计较这个的

谢谢小编回复，NC提网表的时候把端口映射关系勾上就能避免这个问题了

小编，我用lc提取verilog时 为什么它提示 verilog format是无效的呢