给ip pad和core供电的power，需不需要分别单独设电源环？

你的是wire-bond的design吧，我做过的是IOPAD和IOFILLER放好以后，内部结构有一个3.3V的电源地环的，不用专门设置。CORE看情况了，如果POWER GRID足够密，不要电源地strap环也是可以的，一般IORING上的P/G pin 本身就是一个电源地环。

不用。pad里面有PG ring

为什么给io pad供电和core供电的是不一样的呢? 不懂，求解答

关于IO power 和core power 选择不同电压，这是一个long long story，我简单说一下（当然我肯定不是砖家，只是稍微了解一点而已）。作为一个兴趣听听就好。
很久以前，其实也不怎么分IO 电压和core 电压，都用比较高的电位，比如说5V，但是随着万恶的摩尔定律，芯片上管子越来越多，管子尺寸越来越小，管子氧化层越来越薄。的时候，内部电压过高，导致的漏电流，和工作功耗指数提高。而且，氧化层的变薄，也导致管子不耐高压，所以，内部电路管子必须工作在更低的电压。除了功耗降低以外，更低的电压同时也带来更多好处，比如管子的速度更快了，想象一下，如果你从0转到1，只要从ground 充电到power，而power 越来越低，那么充电时间就减少。像45nm，32nm都用到0.8V了====
说到IO。 为什么还用比较高的电压，2.5，3.3 和5 V? 那是因为IO 面对的是外部信号，如果电压设置过低，那么抗干扰性能就很差，加上板子的走线这么多年来也没等比例缩小，所以还是保持的比较高电压。当然，也有些信号，比如说DDR信号，也是外部走板子的，这么多年就从2.5 一路降低到1.5了（DDR3），其主要原因就是为了速度，万恶的速度啊。 为了解决core 和IO 的电平不同，设计上，要用两种不同的供电，当然在每个IO和core 的信号接头处，还会有一个lvl（电平转化，又是我乱翻译的）完成电平过渡。而IO 和core 所用的管子，那也是不同滴～～～longlong story 啊。

呵呵，热心的 liamnoell，真是太感谢你了，你的这个故事一下子解开了我的疑惑，谢谢了哈

学习了，很好很强大

明白了很多

简单明了而不失趣味性，

普通的数字 IO cell 都有 3 个 power pin 　VDE VDD
VSS 或 4个 VDE，VDD, IO 和 core 的vss 分开， 用 IO filler 插在IO cell 中间， 就可以形成 power ring了。 具体的IP power 要看文档了。

故事讲解很生动，学习啦~

明白了很多

学习。

故事好听。学习了

谢谢啦

之所以不一样是因为PAD是要与外部进行接口的，肯定要遵循TTL电平的标准。内部的core是完成数字逻辑功能的，功耗是跟电压的平方成正比的，内部core的电压低，这样有利于降低功耗。

多谢了，一直困扰与这个问题，受教了。

学习了 谢谢

谢谢，讲的很好。给了我很多启发。以前确实值知道IO的管子和core的管子是不一样的，所用的电压也不一样。但是，还是习惯性的对IO的buffer处使用不同的电压表示惊讶。但通过你这个故事，突然让我意识到自己犯了个严重的错误。谢谢。

谢谢，讲的很好。

学习了，很好很强大

感谢你的详细解说，谢谢！

dual power supply: IO Power domain and Core Power domain.As the above said, it is the different applicaiton requirement to distinguish them. IO is the interface, to communicate with the components in the PCB board, the higher volatge is required. The core device is scalling down for higher speed and lower the power, the core power supply is lower to match the device physical examines.The voltage level shift is requried in the IO pad to switch signal voltage level between the core and io.

大师，上面那段话是哪本书的里的?3q

不明白的是core chip的信号和chip外面的board交互式怎么办，因为core chip里面的信号是点电压啊

学习了