后端设计IR Drop问题

通常是5%

电源和地分别5%?应该导入前段提供的翻转率吧?

一般会控制在3%吧，因为还有package 的压降

5~10% ， power多打点即可， 打到看不清的时候，你也可以不用做分析了，

想请问一下，您说的多打点，是不是power的pin脚多打点?
我也遇到IR drop的问题，但是power不是从一个点进去芯片的吗?可以从多个点进入芯片是吧?

我说的是多打些的意思， add more power as you can，
add much power routes as you cannot bear ,

小编，请问你一般是怎么做IR Drop分析的，用ICC自带的还是用其内嵌的Prime Rail；另外，按理说做IR Drop分析，前端设计者应该提供翻转率，这样IR Drop分析才更符合实际吧。

icc 自带的看看， 不怎么做了，懒得做，打多些就行了

从PCB上的供电芯片，到IC内的standcell，IR一般在5%以内。PCB和package上的IR，一般给2%，所以，从bonding pad到stadardcell的IR，一般就是VDD+VSS = 3%(高温、高压corner下)。如果绕线资源不是问题的话，那就像小编说的，尽量多大，让该层的power stripe的面积占该层面积的30%以上。如果绕线资源有问题的话，那就不能打这么多了，具体多少，可能就要IR分析。

先打50%吧，然后再减点，

小编你的“多打点”，意思是从IO PAD到四周的power ring多打点，整个芯片的power strap也多弄些，是这个意思吗?

对， add more

好的，谢谢小编

学习了。1 不妨碍绕线的情况下，尽可能power stripe 面积大些。2 PCB供电到IC内cell的IR 一般控制在5%以内， 其中bonding pad 到 cell的IR 一般在 3% 以内。

学习了！

学习了

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