请问下关于DDR-phy的问题
1.DDR-phy指的是芯片存储器的高速接口物理层，ddr 包括controller 和phy，其中phy中包括高速接口，
SSTL接口标准 跟DFI规范是两个不同的标准吗?还有phy的主要结构就是高速接口吗?
（SSTL电路接口标准是JEDEC(电子工程设计发展联合会)所制定的标准。JEDEC制定了多个SSTL数据传输和接口技术标准来满足集成电路对高性能的追求。）
（DFI规范的目标是定义存储控制器逻辑和PHY接口之间的一种通用接口。对该标准作出贡献的半导体组织、IP和EDA公司包括ARM、英特尔、Rambus、三星电子和Synopsys。）
2.DDR-phy的组成部分包括data slice 跟cmd lane 请问data slice跟cmd lane分别是什么?
3.DDR3-phy用于Flipchip封装中，其中PLL上是不是尽量不要放signal的BUMP，可以放PG?
4.在做DDR-phy物理设计的时候，需要注意些什么问题呢?
哪位有DDR-phy或者DDR相关的资料 能不能给小弟发一下
我的邮箱是hongzhiliao@hotmail.com 非常感谢。
谢谢icfb小编的先前的解答。
3.DDR3-phy用于Flipchip封装中，其中PLL上是不是尽量不要放signal的BUMP，可以放PG的bump?
4.在做DDR-phy物理设计的时候，需要注意些什么问题呢?比如dataslice跟cmd lane的位置；PLL的位置等
应该是这样吧， PLL上面的干扰要越小越好，
DDR的timing比较麻烦，sdc 要仔细写，
你可以看看相关的一些文字， 有几篇很经典的
小弟最近对DDR-phy感兴趣，有些疑问问下大家。
1.DDR-phy指的是芯片存储器的高速接口物理层，ddr 包括controller 和phy，其中phy中包括高速接口，
SSTL接口标准 跟DFI规范是两个不同的标准吗?还有phy的主要结构就是高速接口吗?
（SSTL电路接口标准是JEDEC(电子工程设计发展联合会)所制定的标准。JEDEC制定了多个SSTL数据传输和接口技术标准来满足集成电路对高性能的追求。）
（DFI规范的目标是定义存储控制器逻辑和PHY接口之间的一种通用接口。对该标准作出贡献的半导体组织、IP和EDA公司包括ARM、英特尔、Rambus、三星电子和Synopsys。）
An: 你括号里面说的很清楚，DFI是定义chip内部PHY与逻辑相关的接口。而SSTL是chip的边界的DDR PAD的接口，电平啥的。
2.DDR-phy的组成部分包括data slice 跟cmd lane 请问data slice跟cmd lane分别是什么?
An: slice应该是一个hard macro，为了timing做了优化的，cmd lane应该是个soft macro吧。
3.DDR3-phy用于Flipchip封装中，其中PLL上是不是尽量不要放signal的BUMP，可以放PG?
An: not clear.
4.在做DDR-phy物理设计的时候，需要注意些什么问题呢?
An: not clear.
谢谢解答~
2.DDR-phy的组成部分包括data slice 跟cmd lane 请问data slice跟cmd lane分别是什么?
An: slice应该是一个hard macro，为了timing做了优化的，cmd lane 一般是DDR SDRAM的控制信号，时钟，地址（CK/CKb，CSN，RASN，CASN，WEN，ODT, BA,A等），data lane指数据部分（X8/X16...DQ, DQS/DQSN,DM等）。它们分开做成不同的slice比较方便。
3.DDR3-phy用于Flipchip封装中，其中PLL上是不是尽量不要放signal的BUMP，可以放PG?
An: PLL 上放置PG一般没有问题，你最好将PLL PG直接连到上面的BUPM，而不是core VDD/VSS网格
4.在做DDR-phy物理设计的时候，需要注意些什么问题呢?
An: 同一slice内同种信号path的匹配。
学习了,也一直没搞懂
这个slice跟DLL啥关系? 似乎一直没有提DLL啊， 在DDR里很关键的
学习了。
DLL是内部产生时钟的。内部产生的时钟可以较少外部干扰，精度可控。
同时，由于时序问题，可能会让每组信号单独使用一个DLL或者靠近的几组共享一个DLL减少面积。
一个byte lane 一个dll，
dll可以放在旁边 或者DDR PHY做成一个block， dlls放四周
请问各位达人什么是BUMP 和PG啊? 能不能给扫扫盲啊
学习了~
学习了