面试被问到：增加decap会减小IR_drop，会带来什么影响？

面试中被问到，为了降低IR_DROP，可以增加decap，但是增加的decap会带来什么影响?当时就只知道会影响电路的时序，因为增加decap会增加负载电容。面试官问还会影响什么，我就没有回答上来。
难道是因为decap中存在metal 1 会对SI有影响，希望大牛能赐教，不胜感激！

影响：
面积大，占用size
边泄漏功耗产生
作用：
会减小noise，稳定电压

为什么会有“边泄漏功耗产生”?

decap的工作原理了解一下，应该就清楚了。

我知道为什么了，谢谢了！

解释解释，第一次听说“边泄漏功耗”

DCAP is built from MOS transistor and used mos gate cap, the gate leakage of dcap is a significant contributor in sub-40nm process.
In some cases, DCAP does not increase the total chip area since io may become the limiting factor of chip area.
DCAP quality also affect the ESD level of the chip, and thus the DCAP always has R (mos D-S resitor) connected to the gate terminal of MOS cap.

gate 的漏电流，感觉这个应该泄露的电流非常小吧。是不是在.13工艺以上是不是可以忽略?
数字版图里会有这么多的空余面积加这个电容。

能不能详细解释一下decap对ESD的影响，谢谢！

随着信号的翻转，应该也会增加switching power。
对于ESD的保护，是不是说相当于在一定程度上减少了电流的突变，从而给了ESD电路足够的泄放电流时间，从而保护了GATE.
欢迎大家一起讨论。

.13um gate leakage can be ignored since the leakage current highly depends on the thickness of gate oxide.
As for the ESD of DCAP, if a large current is injected to the dcap, the serial resistor to the gate will limit the increase of the voltage on the gate thus protect the gate oxide. But one the other side, the resistor should be small enough to keep good RC constant of DCAP. So there will be tradeoff between ESD and transient response speed.

影响多了，有的他也就是瞎问问的

学习了，以前只知道DCAP会增大静态功耗

只知道会撑大面积

那你死定了

decap是什么东西啊?
初学不懂，见谅~

decap 增加，会使静态漏电变大，但带来的好处是动态noise减少。一般动态noise达到要求就不会增加decap了。

学习了。

哪位大神能够说明一下，为什么增加decap能减小IR Drop?

学习了！

主要是可以减少Dynamic IR drop，想象一下，数字器件大量翻转时或者在clock path上瞬态电流很大，这样power线上有瞬间压降，如果附近有decap，decap可以给耗电大的地方补充电流，稳定power电压