Design Compiler如何优化掉一个不用的逻辑？
时间：10-02
整理：3721RD
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现在遇到一种情况，dc 版本2012 。 某个模块B输入全部接1'b0，输出不接。
模块B被模块A例化为U_B，综合A模块出来的netlist中还有B内部的部分逻辑没有优化掉。
很是奇怪！
模块B被模块A例化为U_B，综合A模块出来的netlist中还有B内部的部分逻辑没有优化掉。
很是奇怪！
你这是要评估面积么? 部分逻辑没优化掉，那这部分有啥特点么?边界上的?
by default , dc should remove it
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同问这个问题