微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 微电子和IC设计 > IC后端设计交流 > 为什么做lvs的时候layout中要添加filler,而.v里面却不要filler

为什么做lvs的时候layout中要添加filler,而.v里面却不要filler

时间:10-02 整理:3721RD 点击:
为什么做lvs的时候layout中要添加filler,而.v里面却不要filler

layout里没有filler vdd vss 就是open的,filler里面没有逻辑

因为filler里面有填充用的layout pattern,没有逻辑管子,filler的spice是空的。

好像不是这么回事吧?加filler主要是为了drc,和vdd vss open没啥关系,floorplan里只要有followpin就能把vdd vss连起来了。

其实初期用PR工具check LVS时也可以不加filler的,加filler更多的是为了吐gds后,check DRC/LVS。filler是非逻辑cell,spice里面没有描述,空的。

加filler是强制要求吗?我有时候少些filler也能跑过lvs

就是filler没有逻辑为什么lvs还要在GDS里面加它?.v里面都没有,为啥还要在GDS里面加,然后加了LVS还能过,不加就会出问题,搞不懂

能描述一下没加filler时LVS报的error么?

还没这么做过,就是看教程说要这么做,但是不知道为什么这么做?

有metal1的followpin在的话,VDD和VSS应该就是连着的了,没有open。你做一下看看呢,

Well 连不起来,衬底悬空。lvs咋能过。

Std cell 两头加WellTap cell~ 如果这个一定要算filler的话,那filler cell就是必须的~

pnr 之后一般会有drc 的错误, 比如nwell 的间距错误,添加fill 为了去除类似的drc 错误, filler 在netlist里面本身是没有任何的逻辑连接关系。所以后仿的netlist 里面一般都不需要filler。

需要GDS是因为需要filler把well连起来,不需要spice是因为里面没有逻辑管子

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top