后端设计创新
深有同感啊。后端写毕业论文是最纠结的，基本上只能从提高新能和降低功耗两个角度考虑，但是能写的点差不多被前几届的写光了，而且提高性能和降低功耗的效力在后端都不是很高，提出的一堆算法很多都不实用，无法嵌入到已有流程。个人感觉做后端更应该关心的是如何把工具用好，挖掘工具的潜力，从而提高效率。本人开题开了个后端时钟树功耗优化，感觉还不如直接拿cadence的CCopt去做，坑爹啊~
我写的后端设计与验证确实感觉没创新点，就是流程和解决问题，被批技术含量低。可是实在不知道后端的创新点在哪，我感觉真正的创新点应该是能熟练使用工具去加快设计流程或通过改善工具加快设计。但达到这一步可不容易呀！大家一起来讨论下后端设计真正的创新点在哪呢！
CTS: Useful skew, cppr, skew,latency
学校里论文好混，多贴下manual， 图下就可以了，
学校里没有特别后端的高人 ， 这些就够了，
随便说几个不成熟的想法
1）multi power， multi voltage 的 DVSF 中的CTS，现在你MMMC无法覆盖这么多corner，如何选择一（几）个合适的corner来建clock tree是关键。现在遇到的问题是，如果一个clock tree，跨多个不同voltage 区域，如果把一个的电压升高，另一个降低，那个clock tree会歪掉，出现很多新的timing violation
2）如何在早期更加准确地检查power plan是否合格，包括IRdrop，power EM等
3）如何平衡速度与功耗，比如，一个CPU，既可以做得很快功耗很高，也可以做得很慢功耗很低，让这两个CPU完成同一件事情所消耗的总功耗，哪个更少?如何平衡它们，得到最小的功耗
可以研究一下how to build cts when multi-power,multi-voltage, multi-mode, multi-corner,multi-floorplan happen together.
国内的CPU即使用0.18工艺也只能跑到1G多一点，再多就不稳定了，不是功耗方面的问题。但人家0.25的时候，超频到3G都可以工作，只是功耗要用液氮冷却。
陈小编说的第一点不错，值得研究，可惜实验室没这条件啊，DVSF还只停留在论文研究状态。第二点的话最近学redhawk，可以比较好的解决这些问题
可以考虑：
- close timing based on PT
很多工具试图做这一点但是目前还没有效果特别好的，不少创业的EDA公司的产品都有这个功能，应该是一个有切实需求但是还有很多机会可以研究的领域
- very large scale MCMM hierarchical timing closure
目前也就pinnacle做得好，cadence刚搞一个出来竞争的，synopsys都还没有可以与之竞争的能力
- Fix DRC/LVS in PR tool based on ICV/Calibre/Herculas report
我知道ICC的signoff_autofix_drc可以实现一部分，但是也做不干净
- Clock mesh/fishbone/tree auto implementation
mesh手工活儿还比较多，离CTS那种一键完成还有很大挖掘空间
- useful skew
虽然有ccopt了，还是可以研究一下的。有家硅谷的startup专门用useful skew来做peak dynamic power optimize的，不算很新的研究方向但是的确是很新的实现方向，毕竟是硕士论文嘛...
- place
其实我还是觉得这里面可以挖掘的东西太多了，虽然place已经成型很多年。GATING cell E pin的问题，flop的cluster问题，multi-pass，wire model correlate to final route，快速proto type....虽然哪个都是可以搞篇论文出来的
学习了
这几个方向不仅仅是论文，也是实际工作中需要关注的。
多和老师交流，多和行业大牛交流
你看idea不就出来了
但是，说白了，软硬件环境要健全才行
是研究生的话，干脆研究如何反向自动化，说不定做好论文就自己开公司了。
反向自动化+工艺porting.
陈小编，40nm工艺，set_noise_margin设多大比较好呀?有没有PT做SI的总结资料，比如需要设什么参数。还有delay_calc_waveform_analysis_mode需要设置吗?有什么作用呀。
有经验的大牛就是研究深刻啊
学习了
好东西啊啊啊
整体架构设计，时钟网络拓扑设计，电源网络拓扑设计
学习下~