关于die size和package size的一些疑惑

小弟最近在学习后端和封装相关的知识，有些疑问望各位大神能够解惑：
1.关于die size，听说die size有io limited和core limited之分。
a) die上io的分布，不管是stagger还是inline的，基本上都可以认为是均匀的分布在芯片四条边上的对吗?
b) 如果a）正确，又假设io pad之间最小间距（一般称pitch?）为Pmin, 芯片core的面积为core_area，芯片有N个io, 那么以下估算是否合理?
（N*Pimn/4）* （N*Pimn/4）> core_area即为io limited, 反之则为core limited.
2. 我看到三星28nm工艺代工的apple a7的die size大概在100mm2，也就是10mm*10mm。而我看到过一颗比apple a7应该量级轻得多的芯片（core应该小得多，虽然不是ap），都有500个左右的io，使用tfbga封装，ball pitch 0.65mm, 最后package大小为17mm*17mm，比die size大得多。
所以我猜测
a) 是不是现今比较先进的工艺生产的芯片die size都比package要小得多?
b) 如果a)成立，我看到fbga封装诞生时号称可以做到die size和packagesize趋近1:1， 那么在先进工艺的情况下, 因为package的ball pitch无法跟着工艺同比例缩小, 所以这个说法现在已经不成立了?

答： 1 a）在package上基本均匀分布，但是在die上不一定均匀分布，要知道芯片并不一定是方的，有可能是长的。IO的位置也由于设计需要也不一定摆的均匀。
b）虽然a）不正确，但是你的推算过程是正确的。通常情况下由于封装形式的制约，IO pitch是要大于IO width的。
2a)不是的。封装形式的选取要考量IO数目，芯片类型，应用场景，成本，性能等等相关的因素，与先进process的关系只是其中一个因素，并不能由此得出题主这个结论。
b）是有这种情况的考虑，可是芯片类型很多，要是IO数目没那么多，还是可以做到1:1的。另外ball pitch也可以缩小的，只是看你能承受多大的成本开销。

1. 很抱歉的告诉你，假设不成立。 io pad 均匀分布是理想情况，实际常常分布不均匀，虽然说从外部封装管脚上看，好像是均匀的。但是die上的io pad 和 封装管脚并不一定是1:1的关系，经常有多个io pad封装到一个管脚上的情况。
另外后端这边还有一种叫做 Area IO，这种IO，不是摆放在core四周，而是摆放在core 内部的。
2.所以说，你还没了解过 FCCSP 的封装咯? TFBGA封装，内部要留出打线的空间，所以封装会比较大。

感谢解答！还想请问：
1. 多个io封到一个管脚上是不是只能针对power input?
2. 什么情况下会使用您提到的area io? 使用area io的情况下还能用wire bond的封装吗?还是只能用flip chip的?
3. 我各种百度下来的理解FBGA, TFBGA好像也属于csp嘛...看到过一个大牛的ppt把BGA也分成wire bonding型的和flip chip型的，不知道理解的对不对。
但是我理解package的ball pitch都是mm级别的， fccsp的ball pitch大概能小到什么样的等级呢?

感谢解答！小弟还有两个问题：
1） “封装形式的选取要考量IO数目，芯片类型，应用场景，成本，性能等等相关的因素”请问大神有推荐的学习资料或者说怎样在实践中学习总结的经验可以分享吗?
2） 不计成本ball pitch大概能缩小到什么量级呀?

1、不一定是power，信号线也可以。减少wire bonding时候的电感效应。
2、用在flip chip
3、BGA封装确实是分成wire bonding 和 flip chip两种。封装大小决定于ball pitch，常见的是0.65mm。我见过的ball pitch最小到0.4mm，海思的芯片。ball pitch越小，封装成本越贵。

了解！多谢指点！

答 1) 这是个很大的topic，我说不好。芯片管脚数目这个很好理解，芯片是用在什么地方的?比如手机芯片和汽车芯片的应用场景不一样，封装选取就有区别，消费电子可能成本考量多一些，移动设备对于功耗散热要更看重一些，RF芯片，数字芯片，传感器芯片自然封装方式不能一样等等。2) 目前我看看到的400um算比较小的。再小的我也没见过。不过如果不计成本，我认为可以用光照嘛。

非常感谢！说的很好，已经能够抛砖引玉了启发小弟继续学习研究了！