在PT中修timing时，我们会优先选择用size_cell的方法

在PT中修timing时，我们会优先选择用size_cell的方法。不用insert buffer,因为不会破坏net的信息，因为PT不知道版图信息,只是insert buffer把net打断了，并不知道打断后怎么分配RC，所以修完logic DRC后，在PT中分析的setup和hold都是不准的，若不用insert buffer，影响会小一些，但是现在PT可以吃DEF了，可以知道版图的信息了，所以两种方法并没有什么优先级了，对吗?求证

有人用过PT加DEF的flow吗?我们公司目前PT没有吃DEF

而size_cell的方法中是先选择换VT，因为换驱动也可能破坏net的?

假如insert cell的位置还有空余的地方，那么一般加进去也没事，但是如果因为加进去的cell动了其他cell，对timing影响就会变大，所以，如果可以不加，就不加。
pt+physical aware ，收敛的速度会变快，很好用！

通常是什么情况会在pt里面修timing

首先你是为了修掉timing violation，比如setup，依次顺序是lvt，然后size up 然后是insert_buffer
其实只要能把violation修掉，三种都是好办法
但如果是只能动metal，那就只能换lvt了
至于physical aware，只是eco 文件中标出坐标，还有就是你pt中看到的结果可能和icc更加接近（place & route ）
不用纠结与什么优先级，都是好方法，达到目的最重要 。