设置了output delay，再设置set_load还有很大意义吗？

这个只是我个人的观点啊，这两个是完全不同的定义，也不是都是计算输出的延迟，set——load是为了计算cell上的delay，cell上的delay是输入转换时间和输出负载，最后端口的cell没有接到其他的cell，故我们社set——load，set——out——put——dealy才是设留给外部的delay

set_load 可以观察到输出transition，此为set_load本因

set_load是为了计算内部的DELAY

set-output-delay
是设置外部延迟约束条件，但实质是让dc自己计算内部的延迟，用来约束电路。

学习了

CELL的延迟与Transition和Load有关，而Load是通过影响Transition来影响CELL的延迟的。而output_delay是外部电路的所需要时间，两者没啥关系吧。

更本就是两码事，怎么混在一块了！

It is just a beginning

set_output_delay是设定外面电路的delay，从而约束内部reg-to-out的path的delay的，
set_load是约束最后一级输出能力的， 也就是约束最后一级要支撑这个load ， 增加驱动能力，

楼上的这位 说的是对的～举例来说～
如果set_output_delay了， 那么DC会根据这个delay值来综合内部的logic，如果这个delay很大，最后的output出去的flop后面可能就不跟什么combo logic了～ 但最终drive output port的cell 不一定需要驱动很大，只要能满足时序即可
如果set_load了， 那么DC会根据这个cap的值 来计算output port用不同的driving cell 所产生的delay值，进而综合内部的logic，但最后的drive output port的cell一定会是一个driving 能力比较强的cell，否则会产生很大的delay，以致不满足时序～
一般来说 set_output_delay和set_load是可以一起用的～ 不冲突，对外部环境模拟更真实～

小编，可不可以这样理解：set_load是设置本级可以驱动的下一级的大小?

学习了，也就是说set_load用在综合时以选择输出端口的驱动能力，如果在时序分析中的output capacitance load 的设定是不是要根据综合时设定的大小来取值呢?
如果一般的设计的话，还没有确定要多大的驱动能力，这个负载选多大可以呢?有个通用值吗?

点赞，讲的挺清晰的，两个概念

mark 一下

学习了~