Error：$width( posedge CK:3350 ps, :3400 ps, 330 ps );
时间：10-02
整理：3721RD
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请问各位大牛，我是做post-sim的时候modelsim报如下的错误，该如何解决啊，先谢谢：
Time: 3400 psIteration: 1Instance: /test_did/u_did/fdid/\i_reg[11]\
# ** Error: C:/Modeltech_6.2e/examples/did/smic18.v(5260): $width( posedge CK:3350 ps, :3400 ps, 330 ps );
查找仿真库smic18.v里的行为提示：
`timescale 1ns/10ps
`celldefine
module FFDQHDLX (CK, D, Q);
inputCK ;
inputD ;
output Q ;
reg NOTIFIER;
ip_ffsdsr _i0 (Q, dly_D, dly_CK, 1'b1, 1'b1, 1'b0, 1'b0, NOTIFIER);
specify
// path delays
(CK *> Q) = (0, 0);
$setuphold(posedge CK, negedge D, 0, 0, NOTIFIER, , , dly_CK, dly_D);
$setuphold(posedge CK, posedge D, 0, 0, NOTIFIER, , , dly_CK, dly_D);
$width(posedge CK, 0, 0, NOTIFIER);
$width(negedge CK, 0, 0, NOTIFIER);
endspecify
endmodule
请大家给与指点！谢谢了
Time: 3400 psIteration: 1Instance: /test_did/u_did/fdid/\i_reg[11]\
# ** Error: C:/Modeltech_6.2e/examples/did/smic18.v(5260): $width( posedge CK:3350 ps, :3400 ps, 330 ps );
查找仿真库smic18.v里的行为提示：
`timescale 1ns/10ps
`celldefine
module FFDQHDLX (CK, D, Q);
inputCK ;
inputD ;
output Q ;
reg NOTIFIER;
ip_ffsdsr _i0 (Q, dly_D, dly_CK, 1'b1, 1'b1, 1'b0, 1'b0, NOTIFIER);
specify
// path delays
(CK *> Q) = (0, 0);
$setuphold(posedge CK, negedge D, 0, 0, NOTIFIER, , , dly_CK, dly_D);
$setuphold(posedge CK, posedge D, 0, 0, NOTIFIER, , , dly_CK, dly_D);
$width(posedge CK, 0, 0, NOTIFIER);
$width(negedge CK, 0, 0, NOTIFIER);
endspecify
endmodule
请大家给与指点！谢谢了
min pulse width违例了，你时钟周期多少?时钟线上都用上时钟buffer/inverter了吗?
你好，这个问题我们当时就做了，我在DC时把时钟从10ns提升到15ns，综合出来的timing slack 都差不多达到了+3，可是后仿真时还是报出了$width这种错误，我现在在改程序，请问如何检测时钟buffer?
我也遇到了这个问题
请问小编解决这个问题没有?我也出现了相同的问题