PT分析posedge和negedge出错
时间:10-02
整理:3721RD
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我的RTL设计只有一个时钟信号clk,周期为10ns,但既用了posedge clk又用了negedge clk。在用PT对其进行建立时间分析时,发现到达时间的起点是0ns,到达时间为6.45ns,但要求时间起点却用5ns(按常理应该是一个周期10ns的呀),要求时间为5.23ns,所以slack=5.23-6.45=-1.22ns,不满足。但我觉得要求时间的起点应该用10ns的,PT怎么会用5ns去分析呢?(建立时间分析是用下一个时钟信号的上升或下降沿来分析的呀)
launch path的clock tree上有反向吧?
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贴report
"即用了posedge clk又用了negedge clk"
什么意思,双沿触发?如果是这样,那不就相当于周期减半了吗?
如果用了negedge clk去capture posedge clk发出的path的话,那只有5了。
如果用了negedge clk去capture posedge clk发出的path的话,是5是可以理解的。但我的设计没有用posedge clk去capture negedge clk发出的PATH,也没有用negedge clk去capture posedge clk发出的path。所以很奇怪。报告暂时还不能拷贝贴出来。