top层的CTS该怎么做？(已解决)

公司有个soc的后端项目
partition之后有4部分，C1，C2,C3,和C4（几个模拟模块，像pll，adc什么的，还有一些数量不多的std cell）
先完成了C1，C2，C3，然后抽了他们的lef，lib信息，最后再做top层
top层的时候，我写了个ctstch文件，做cts的时候，soce只优化了C4的timing，而做sta的时候是要分析C1,C2,C3,C4等内部dff之间的skew，现在这个violation比较大了，应该是我top层的cts处理不对
还请各位不吝赐教了

我大概明白了一些，lef和lib里没有cts的信息，所以才。

要把4个block做ILM，给top的CTS用

我现在是这么做的（PS：查了一晚上）
createInterfaceLogic -dir ilm -writeSDC
1、C1，C2，C3分别用上述命令提取cts_data和ilm_data，然后在top层调用即可吧?
2、由于该命令生成了.v文件，那么我在top曾loadConfig的时候，不用在使用C1，C2，C3的.v网表了吧

没一步怎么做在encounter的user guide里有详细说明，读懂后，按照说明做就是了
top把block看作black box,使用ILM就足够了

每一步怎么做在encounter的user guide里有详细说明，读懂后，按照说明做就是了
top把block看作black box,使用ILM就足够了

谢谢订正！

如果top层把各个模块看成blackbox做就可以了，那我就没有必要用flattenIlm了
我理解flattenIlm只是为了是subblock可见。
在loading sdc的时候，我只加载top.sdc，sub block产生的ilm文件下的sdc文件需要专门加载吗?

不需要

要搞清楚几件事情：
首先，你们这次partition是为了什么缘故，如果是因为design 太大的关系而不得不partition，那你不能用flattenilm,因为那样会让你的top层速度太慢，你只能用ilm,而且要用压缩过的ilm,不能带full clock的。
如果design不是很大的话，那么你可以考虑吧这几个block 的ilm完整的提出来，在icc里面就是full clock的，encounter里面我不知道对应什么。那么你做clock tree的时候，就可以不要去特别设置了。因为top层能完全看到block里面的东西。
考虑到你说的情况，我建议你，把analog block那些比较小的partition提一个full clock的ilm,就是不压缩的。把那几个比较大的提一个压缩的。这样，你在做时钟树的时候，可以通过设置clock pin上的max latency和Min latency，来告诉工具你的block里面时钟数的状况。（针对压缩过的block).
top level的design 设计做时钟数最麻烦，做完时钟数就好了。

如果这样的话，我应该可以在顶层，报子模块内部某个dff的timing?

肯定可以。这也是我不让你压缩某些小模块的目的，那些analog block，如果用压缩过的ilm的话，只能看见interface的。做时钟数就会很麻烦，因为内部时序很不干净的。所以最好让工具都看见。

感谢ttder，陈涛
感谢党，感谢祖国，感谢CCAV，
尤其感谢edacn上认识的另外一位大牛：一意孤行
所以简单介绍一个我的心得：
1、user guide有详细的介绍，尤其注意使用ilm与否，对一些常用命令的影响，尤其是set_dont_use等
2、服务器的好坏，也决定了设计。
我在使用ilm的时候总是碰到提示那些net怎么怎么样了，最后再告诉我memory不够用了。
别着急，把每一步分开做，就可以
3、我就不说什么了
4、你们都知道了

针对第二点，其实这也是为什么要用ilm的原因。design太大，设计用现有的机器就或者软件就很难完成，所以要压缩。我建议你随时用top监控一下你的服务器，看看是否有内存快被吃光的情况，如果要是有，建议这步就重做一次吧，可能结果不是很理想了。

回到top level层次后 加载的sdc 是原来没有partition的top的sdc吧?就是原始整张网标的sdc。我发现加载partition后top level的constr.pt.做cts的时候，工具抓不到clk，所有cts没有办法做

看什么参数知道tree长的好blance
刚刚接触 不是很明白

大神说的都这么专业我这个新手看了想学习 都不知道从哪里开始受教阿