Verilog和VHDL各自优缺点

一个是仿照basic语法，学术标准一个是仿照c语法，工业标准
工具两种都支持。
业界用verilog越来越多。
不过借用金老爷子的话，高手不看重武器。

VHDL目前只是用来维护以前一些老版本，新项目基本全部verilog，非人性化的语言总有一天要淘汰

vhdl 大部分人工作后都没见过， 90%都是verilog了

Thank you！