请大侠们指点65nm设计注意事项

是不是从综合就要考虑起呢?例如dont_use cell?一般都有哪些cell?

what...

anybody answer?

嗯哼，，然后呢

65nm 设计和以前 90nm， 130nm，180nm设计差别不大啊
就是timing corner 多些 ， RC corner多些，考虑SI ，
看看tsmc guideline，
总体来说和以前的节点类似，45nm 就很不一样了

45跟65的做法8 9 不离10，在Timing Signoff上面比65复杂点。 DFM上面，在使用TSMC的工艺的话，也更复杂一点点。
一句话，做完了，也就那样子了。
28nm的做法跟40nm的做法区别不大。

算是吧，
相比65 ， 45有很多不一样， 比如 没有FILL1 , 加endcap， DFM 方面更多东西，
corner更多，主要是看看tsmc guideline， reference flow即可，
28更像40了，
45的账号好难申请啊，tsmc，

你能给我发一份tsmc guideline， reference flow吗?
email: yuluw2004@163.com

这个不好发啊，最好公司去申请啊，

那种东西也就是拿来参考参考。
关键是要知道为什么要那么做。

65nm从文档上看虽然只是多了些要求，但这些要求加上65nm本身的物理特性，还是会带来不少麻烦的，特别是对于之前一直做.13/.18工艺的。
首先Signoff要看的scenario比之前多好多，这也就导致Timing OPT的时候要收敛的view多好多，这样首先PR流程一定要切到MCMM模式，用BCWC会累死，而且OPT的时间也长很多，特别是大规模的项目，不过现在新出现的Signoff ECO工具在能解决一些问题。
其次是65nm在Min/Max不同Corner下的延时漂移更厉害了，而且PR工具的RC Extract引擎和Signoff RC Extract引擎的偏差也变大，这样使得一些Setup/hold要求很严格的路径（比如DDR interface）的收敛变得更难，以前用OPT闭着眼睛也能修的Violation，现在要很仔细的分析data/clock path, 手工place，利用Useful Skew才能搞定。
第三是65nm工艺SI的必查的signoff选项，所以又给原来就苛刻的Timing加了一道限制，特别是PTSI报出来的SI incremental delay很悲观，而且这些路径在AR工具中往往看不到或者猜不准，所以经常导致到了Signoff阶段还发现一大堆SI没有收，所以用适当的Signoff SI工具，提前评估SI，必要的时候用SPEF/SDF反标注的做法来对付SI问题（而且是MCMM的SI哦）。
其他的当然还有一些复杂的Design rule，不过现在的Routing引擎好像对付得比较好啦；至于DFM，65nm的时候还是可选项，TSMC也提供DFM服务，花钱就行；另外还有就是Leakage变大了，特别是高速高温的情况下，Leakage大好多啊，一般项目尽量用LP工艺吧，如果不追求很高速度的话。

nice。

thank you

谢谢12楼分享经验

12F很棒的分享, 感謝！

路过 感谢12楼分享经验

12楼辛苦啦

谢谢小编

谢楼上分享经验

tsmc guideline， reference flow

感谢小编分享

请问如何申请tsmc guideline， reference flow?谢谢。

谢谢分享

感谢讨论，非常受益！