calibre ERC电气规则检查中，因 TieHi ，TieLo导致的错误
如果使用了Tiehi和TieLo 单元，Calibre仍然报错，报出的错误信息如下：
ERC PATHCHECK POWER && ！ GROUND
ERC PATHCHECK GROUND && ！POWER
请问如何解决?
是TIEHI/LO的原因么?
你点开ERC的错误分析一下
确定是TieHi导致的错误，我使用一个最简单的例子做了次试验，例子如下：
module tiehi (sout);
output sout;
wire d0;
TIEHI LTIE_LTIEHI (.Y(d0));
INVX1 I2 (.Y(sout), .A(d0));
endmodule
encounter生成版图后如下：
将其转换成spice网表后如下：
.INCLUDE "tsmc18.cdl"
.SUBCKT tiehi sout
XLTIE_LTIEHI TIEHI $PINS Y=d0
XI2 INVX1 $PINS Y=sout A=d0
.ENDS
.GLOBAL VDD
.GLOBAL VSS
calibre中的检查结果如下，错误都指向TieHi单元的栅极和与之相连接的反向器栅极
如果设计中不使用TieHi单元，也会报错，例子如下：
module tiehi (CLK,resetb, sout);
input CLK， resetb;
output sout;
wire d0;
DFFRX1 I1 (.D(1'b1), .CK(CLK), .RN(resetb), .Q(d0));
INVX1 I2 (.A(d0), .Y(sout));
endmodule
完成的版图如下，寄存器输入端直接连接到电源
calibre报的错误如下：
错误为下图中淡蓝色高亮的地方：
继续求解答
随便问问：加上FILLer后再做检查，又是个什么样子呢?
没有区别
能把rule贴出来么?
嗯，看看rule
這個在做APR時常發生
看LZ在4楼说的， 感觉netlist不是从layout导出似的，直接用前端的netlist跟layout做lvs呢? 呵呵
弱弱的请问，这种ERC的错误不解决，会导致什么问题。
属于疑似错误
如果不想报出这种错误，可如下设定RULE：
GND_NO_PWR {
PATHCHK ！POWER && GROUND BREAKNAME TIEHI(Y) TIELO(Y)}
// nets with no path to ground but with a path to power
//ERC PATHCHK ！GROUND && POWER
//exclude TIEHI TIELO
PWR_NO_GND {
PATHCHK ！GROUND && POWER BREAKNAME TIEHI(Y) TIELO(Y)
}
一直在招这个mask掉的方法，谢谢版大分享。
Reply 3 # magic14
goodinfo
您好，想请教下，由于TIE单元引起的LVS错误怎么解决啊? 说是ERC的电源地短路了，应该是这个意思。 TIE单元VSS 接row的VSS VDD接VDD OUT端连接出去了。 LVS的最终报告说找不到这根线。不知道为何。
涨姿势了