dc综合时对pad怎么处理
用report_delay_calculate查看了pad/PD(下拉)到pad/p端的延时计算情况，发现该cell的fall delay延时很大，rise delay延时很小。而pad/PU(上拉)端情况相反。看了下io的lib文件，发现里面定义的延时就1000左右。说明是库本身的问题，但是为什么对上下拉电阻的时序这么设置?
那在综合时候脚本对pad怎么处理呢?
请大家在帮忙分析下。谢谢
俺也想知道学习下呢?
DC不综合PAD，自己根据需要自己选。
PAD通常设成dont_touch;
看起来你的lib文件中关于上下拉的值的计算只考虑了上下拉电阻本身的因素；
你要结合实际应用情况来分析是否确实在某些情况下PAD上的电平仅仅是由上拉或者下拉来驱动的，而且你的电路确实是要在一个cycle内用到这个时候的电平；如果不是的话，相应的STA error可以忽略。否则说明系统设计有问题，因为这么大的delay是不可能跑到很高的速度的，综合没有办法解决的。
LS正解！
非常感谢，这个答案很正确，我跟做电路的沟通了一下，的确是可以忽略这个违规。另外从人家那了解到：
如果是带上下拉的pad，（CMOS push-pull）输出的话，分几种情况：
1. 作为输出的时候上拉或者下拉都disable，那么相应的timing可以忽略；
2. 作为输出时上拉enable，下拉disable，那么只需要关心上拉的cell_fall timing;
3. 作为输出时下拉enable，上拉disable，那么只需要关心下拉的cell_rise timing;
4. 作为输出时上下拉都enable，design有问题！
非常感谢楼上的分析。
很好的讨论
两个问题请合并到一个问题并解决。
我在用DC综合时，没有那么大的延迟报告，但是在用encounter分析时序时也是PAD的延迟很大，这又是为什么咧，请指教哇
PAD是在布局布线时才用的，DC综合只完成完成映射和优化，所用的库也只是基本单元库。
请问pad可以不在RTL代码中写出来，而是在encounter时在添加吗?应该怎样在encounter中添加，请大侠指点一下！
pad 的库综合的时候到底需不需要加不大明白
请问怎么把pad设置成dont_touch啊?
学习一下