网表中 assign 会导致什么问题 ？

set_fix_multiple_port_nets　是用来解决 assign 问题的
user_guide 中说是 Layout tools may not be able to handle assign statements in the Verilog netlist.
assign不就是两个port直接相连么?有什么问题么?
还看到user_guide 中说： good design practice dictates that eachport has a unique driver
求高手指点，如何有assign后端会出现什么情况（查了下icfb小编说后端不受影响），如果不加buffer会有什么问题?

assign是RTL级的语句，后端的tool是不能是别assign的，要让后端识别，就必须把assign变成GATE level。一般都是在两根net中间插一级buffer。

从电路连接关系看是存在assign是没有任何问题的。
对设计的影响就是进行后仿时会影响VCS的反标的，为了避免不必要的麻烦（可能的隐患）还是把assign解决掉比较好。
当然保留也没有大问题。

感谢您的回答