lvs对一个空的module做检查遇到的问题

如题，source 网表里面verilog保留了这个空的module，module里面只有input和output的申明，但是没有任何的逻辑信息在module里面
做layout检查的时候，工具估计是因为他是空的所有layout里面没有抽取出这个module
lvs的结果出现了incorrect的instance。求助应该如何处理?
空的module因为高层模块例化了。但是留着的port都被tie 到逻辑0，所以source里面看到的都是VSS连接着。
LVS 结果图

已解决。

说说你们怎么解决的，我们一般是在netlist中注释掉空的模块

只能修改source啊， 删掉就行了

edi里面有个删除empty module的命令~
实在不行，可出.v netlist的时候写脚本自己删emptymodule~

EDI中的命令:deleteEmptyModule