请问dc怎么综合mc生成的ram 和 rom核

我用mc生成的rom的lib 转换成db格式放在link library中，然后怎么做，
现在的问题所不能link
Information: Building the design 'pic16c5x_typical'. (HDL-193)
Warning: Cannot find the design 'pic16c5x_typical' in the library 'WORK'. (LBR-1)
Warning: Unable to resolve reference 'pic16c5x_typical' in 'pic16c5x'. (LINK-5)
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是不是要添加别的命令还是我哪儿做错了
端口信息要怎么弄，约束时把地址信号和读出数据当作port还是pin来约束

search_path 里面没放吧，sram的端口时序不需要单独控制吧，有clk就行了

现在link出现这样的问题
Error: Width mismatch on port 'AD' of reference to 'pic16c5X' in 'pic16c5x'. (LINK-3)
Warning: Unable to resolve reference 'pic16c5X' in 'pic16c5x'. (LINK-5)
rom的地址线的位宽不一致，可是512字节位宽不是9吗，我的地址线就是9位啊
lib信息
*Library Name:pic16c5X_typical
*Instance Name:pic16c5X
*Word Depth:512
*Word Width:12
*Mux:8
*Generation Date: 2002-6-3 12:54:54
*Process:TYPICAL
cell的信息
cell(pic16c5X) {
area: 19669.528700;
dont_use: TRUE;
dont_touch: TRUE;
interface_timing : TRUE;
memory() {
type : rom;
address_width : 96;
word_width : 12;
我不懂这里的地址宽度为什么是96不应该是9吗
而且一起生成的.v文件地址也是9啊

ram/rom/IP等macro要手动在输入的netlist里例化，如果有多余的端口，或者某些端口要tie 1/0 等都要在netlist里手动设好，一般会加一层wrapper module

输入的netlist?不是输入的顶层.v吗。我在顶层.v例化了rom的cell，报告地址位宽不一致，具体请看楼上回复小编的，谢谢

memory文件是一致的么， 感觉不是一套
需要.v , lib /db , lef 这些都是一套

这些不都是一起生成的吗?小编在顶层实例化rom的时候，需要附加的电路不，上面那哥们说的wrapper电路是什么。
或者可能就是库的问题，memory库和标准单元库都是smic.13但是有可能版本不同

memory是硬核，将db放在Link_library里面，在代码中实例化，连接好clk和其他控制信号，综合时会自已找。生成的.v是仿真模型，给前端验证功能用的。你的.v和db中address的信号位宽不一致。正常情况下memory compiler生成的.lib和.v，管脚，功能应该是一致的，建议你检查下memory生成的流程，看看有没有什么异常。

生成过程没发现什么异常word 512bit 12mux 8 别的都是默认地址线应该就是9啊.v的地址也是9 就是不明白为什么报错

你可否发给我你以前做过的 top.vrom.librom.v 我想对比一下看看能发现什么不，或者你能帮我看看这三个文件吗，头疼好几天了