LVS时TIELOTL cel 出了问题

layout上这些tie cell 的Y端确实接到VDD上了，自己查下就知道了， source没错

向小编学习

我的这些错误都出现在mem上，我在ICC里看了下看不出来和VDD short的迹象，因为在ICC里只显示了mem的fram，是不是有可能和mem内部的VDD信号short了呢?这种情况该怎么解决呢?route guide?

calibre -rve不会用?
到layout里面打开calibre -rve，然后highlight左边的那个坐标点的tielo cell的Y端，
找到相应坐标再到icc里面看

果真是short问题，是wire 和mem内部的vdd short了，我找了找规律，然后删了些wire之后加上route guide 做eco route后就可以了，LVS过了真是开心啊，不过有一些Check ERCPATHCHK GROUND && ！POWER NOFLOAT 和 Check ERCPATHCHK POWER&& ！GROUND NOFLOAT 的错误，大概有好几万个，这些该怎么确认下没有问题呢?

ignore，每个run都有的

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