微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 微电子和IC设计 > IC后端设计交流 > 关于CTS时max_fanout的设置

关于CTS时max_fanout的设置

时间:10-02 整理:3721RD 点击:
不知道大家在CTS时对clocktree的max_fanout设置值一般是多大?
我印象中一般都在几十的数量级,比如说60,这个值应该已经偏大了?
但是发现在CTS的log中竟然有以下warning
Warning: CTS max_fanout contraint 64 is low for clustering; recommend removing it
而在ICC的默认设置里,clocktree的max_fanout的default值居然是2000(这个值似乎不是库里定义的,可以直接在ICCUG里看到).

一般40,30也可以,看你的design 。这只是一个ref ,具体做的时候你还有很多制约约束工具进行cts,最主要的约束是lib 里面的max_trans max_cap的约束,或者你额外加的比lib更严格的约束,工具会最大effort满足drc 。

为什么要设max fanout?set max transition time不行吗?因为set max fanout的目的不也是约束transition time吗?

我想和大家讨论的是,这个warning到底是怎么来的
Warning: CTS max_fanout contraint 64 is low for clustering; recommend removing it
我试过其他值,比如100,120.。爆出的warning是一样的
这个warning的意思貌似是维持默认的2000就好。这点我理解不了。
至于两位楼上说的max_tran,max_cap的设置,当然很有必要,但是这里咱们就先讨论max_fanout吧。

估么着软件认为人为修改fanout可能导致灵活性降低,因为还要满足其它约束,insert cell number可能会增加,个人观点,请谨慎参考。
权威的,还是问FAE吧

会不会是你的max_trans设定的比较大,因此即使fanout 大于64,还是相对于你的max_trans而充分满足,也就是按照你的max_tran,fanout 是80个也可以,但你却设了max_tran 64?仅仅猜测而已。 max_tran max_fan都需要设,功能相似但也有区分。不是完全等价,可以问问vendor ae

木有AE

同感同感

个人观点,此值设的过低,插入 cell变多,对目前你的这个case所计算出来的拥塞度,density等变大,产生warnging

主要是 max_trans/caps来约束, max_fanout不设也行, 因为到了最后
都是反映到 max_trans/caps violations 上来,

受教了

学习了......

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top