Timing lib 和 cap table 之间对delay的贡献分别在哪一方面？

最近在学flow上的问题，看到mmmc这边，首先考虑的是lib的load，其中有timing的信息，这一部分的timing信息是哪一部分?propagate? 然后在rc corner 这一部分的时候又提到captable 这种tech file，之前看STA的时候了解过这是一种计算cap，rising/falling slew等的（具体没有太细看，可能表达有问题）。那么除了extract RC 会考虑wire cap之外，它们分别计算的delay分别是指哪一部分?还是说要两者结合才能给出一个delay值?

结合才能给出delay值，RC的计算是一个迭代过程

thank you, one more question, 那么在timing lib上提供的timing 信息具体指的是什么? 很多书上只是笼统的说了下提供timing的info 没有具体的解释，求大神解释一下～谢谢

see static timing analysis in nano design

多看点文档，感觉理解timing很混乱

多谢小编提点，STA具体到delay的计算确实不熟，其实问题就是我想知道timing lib中timing 的信息是哪一部分? 对计算delay 提供了什么数据?captable的东西?然后用于extract RC?

就是cell rise/cell fall 这些，提供了查找表
其实原理不需要研究这么多， 先把项目做完吧，

我想问问，net上的RC是不是对transition有贡献啊，比如driver的输出tran加上net的tran才是load输入的tran呢?

当然有关系

我也知道有关系啊，具体是什么关系呢?

这个问题是delay calculation model，EDA公司那么多人在做的事情，我估计整个中国都没有人能准确说出来.........当然可能是我和我的圈子太挫了。