TSMC工艺下,普通N管作在DNW里,LVS过不掉,谁知道是什么原因

不清楚你的问题，说的在清楚点

N管怎么能做在NW里?

LVS 过不掉 是什么意思?

你说的太笼统了，最好把图发上来。其实一般就这几个方面：
1。版图上DNWNMOS有端软连接
2。你的rule里没有定义DNW管，需要自己定义
3。如果你电路上用的是普通管，但是你想加上DNW来增加隔离效果，那么你需要让DNW的电位与衬底一致。

最主要的是tsmc提供这种device ,

RE

说的太模糊，是不是认不出这种device， 怀疑主要是
1. 看LVS文件中这种device 怎么定义的
2. 看你layout中的层次组合是否符合lvs中这种device的定义

楼上说的不错，先看rule里是怎么定义的。再者纠正下楼上上。的一位，DNW layer一般属于和NW相连的，所以在DNW AND NW 环里加上和PSUB一样的电位PICKUP下才可以。

之前也是遇见过这种情况，calibre没过，不过assura却可以过。

thankxxx

看看pwell有定义了么?
我以前用过和舰的，他们的PDK里也是这样，调出来的NMOS外面会直接有一层dnw
但是designe rule里写过是 没有pwell这一层，但是会对nwell取反，在相反的地方全部做pwell
所以当时我们就认为PDK里的这种是dnw里面的pwell层省略了而已，实际上做的时候，是还会在dnw里做pwell，然后pwell里做nmos，不知道对不对
期待大牛的解答。没用过TSMC的工艺

normally the NMOS in DPNWELL be defined as N2 device type in LVS deck of the 01.3um rf tech

是不是包soft connect 啥，
erc有问题么，
要加psub 2 么，

请问兄弟如何解决?我也遇到类似问题~

你的VDD GND看看有没有连错···

pwell一般是通过logic operation得到， gdsii里面不画的，但是制作的mask有这层的，
一般就是nwell的取反 ，

了解了，不错

Deep NWELL 是在NWELL下还有一层N-的注入，目的是用DNW来隔离DNW里面的PW和p-衬底，使衬底藕合噪声更小，避免PW和P- short；DNW電位和PMOS的NW一樣