noise好大怎么办

各位大大，小弟在做一个hierarchical 的PR设计，单看 block 内部的reg2reg的timing是MET的，但是从top看下去，发现 block中有很多 reg2reg的violations，经分析，是由于SI（noise）从top传递到底层造成block内部SI很大，以致vio增多。请问有没有哪位朋友也遇到过相似问题，这种SI的问题该如何解决，小弟先行谢过～

在module合入顶层修timing时候应该先把时钟网络上noise清干净，特别是主干时钟，否则timing不好修。可以在pt中用脚本把时钟net上的noise抓出来休掉，再去看timing。

模块开了si timing么，实际上是差不多的，在top和模块level看timing的时候
就是个进来的transition time不一样

top时钟上面有noise会带入到模块中的对timing有很大的影响。单独跑模块的是看不到的。

在top的 timing report 中找出这些 si 的net在 模块里fix，然后跑top看结果

clock上noise 影响很大，最好先fix clock noise.

哦，了解，谢谢大虾

top 进来的主clock path对应的net 做shielding。往往top看到的五六ps 的SI ,传到模块里面 可能就比较大了。