微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 微电子和IC设计 > IC后端设计交流 > multi-vdd design 如何定义 voltage area ?

multi-vdd design 如何定义 voltage area ?

时间:10-02 整理:3721RD 点击:
现在数字有3个VDD,palcement之后,CELL不会全部放在一起,零零散散的,请问相同的电源的CELL,如何把他们放在一起?谢谢

3个VDD, 什么意思?为什么不想分在三个area?放在一起加bound就好了。

upf flow啊,搞了么

前端还在综合

根据upf,power domain画不同的voltage area,自然就分开了,

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top