set_clock_gating_check中的 setup和hold值如何设置？

在设计中，需要用clock gate，就是有一个module，在某个时刻可以将其整个clock关掉。现在用的lib中没有ICG cell，所以需要自己用DFF（下降沿）和AND来搭一个，为了保证没有glitch，所以准备用set_clock_gating_check来约束一下，问题是应该如何取 setup和hold的值呢?在powercompiler UG里面有关于这个地方的描述，但是我没有看明白，在latch－free的情况下，为什么需要多增加半个clock cycle 呢?各位大神指点一下，多谢！

这里也有相关的讨论
http://edabbs.com/viewthread.php?tid=123830&extra=page%3D31

没有icg的lib，啥老工艺啊

dongbu的，相对偏门。

继续顶，等高手解答

写0也行的，相当于用.lib 里面的数值，不增加额外的余量

小编简单粗暴！

這是active-high clock gating,for setup time check ,clock 正半週ok ,但要符合hold time check ,就需在clock 的負半週,所以要符合setup/hold time check ,就需用clock 負半週