set_clock_gating_check
时间：10-02
整理：3721RD
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特别想明白，为什么要对gating cell比如AND的input做setup和hold的check?为什么要使gating信号落在CLOCK的低电平区域?哪个达人详细解答一下，谢谢！
应该是为了消除毛刺，clip glitch risk。画画波形图应该能明朗。所以建议and gate时用一个低导通的latch
如果不想用latch，那么AND门控的gating信号必须是同一时钟的负沿打出来的
大概理解了，细节不是很懂，自己再研究研究，谢谢两位
如果gating信号落在CLOCK的高电平区域，那么就把 一个上升沿放过去了呀，那就起不到它gating的作用了。不是这样的吗?