求助某个lvs问题，附图

求助，某个数字设计，如图，其中除了红线部分，其余都是数字设计encounter做的PR。
其中，对design供电的io，通过CORE_P和CORE_G连接到设计的core ring上，实现给core的供电功能。
图中的红线是为了通过lvs检查而多做的一种连接，其目的是为了将io内部的四大电源中的VCC/GND（另外两个是VDDIO GNDIO，这四个电源用于做esd的）和core ring连接起来。
如果没有红线部分，工具会报告在layout中有两根线，在source中没有。工具会认为io两端存在open的线（对应的就是VCC和GND），而source上没有这个线。为了解决这个问题，我通过加上红线来处理。

想问问，实际上这个红线是根本不需要的，那么有没有什么办法不用通过添加红线来通过lvs检查?
另外：virtual connect是什么意思?能解释下么?

就是不用实际连线通过net名字连接起来，通常的做法就是版图上需要虚拟连接起来的两个点打label的时候加冒号，或者在calibre 里边virtual connect by name

可以解释下，加冒号的处理方法么?

virtual connect，是在lvs rule里面做的修改么?但是如何定义这个virtual name的名字?因为版图里面这个net的名字工具好像自己会去定义，我记得我的这个工具帮我做过名字为net:630，就是一个随便的数字的名字。

我尝试了下virtual connect的方式，如下：
在红线的io端加上了连个label，分别为VCC:1和GND:1，
在lvs rule里面添加了：
VIRTUAL CONNECT COLON YES
VIRTUAL CONNECT NAME “VCC” “GND”
这两个lvs rule的意思应该是VCC:1和VCC连接起来，同时将GND:1和GND连接起来，因此就相当于将两个红线的两端也连接了。
但是lvs会多报一个error，
lvs会报告在layout上有两个net：GND和GND:1但是source上只有GND；同理还有VCC和VCC:1但是source上只有VCC。
这样应该如何处理?

同问，