做lvs，std被打散

我用calibre做lvs的时候，是带hcell跑的，hcell里明明有加x8的decap，但是它还是被打散了，而其他size的decap却没有被打散，最后top过不了，报的top里面x8的decap property error，这样都看不出是怎么错了，求高手帮忙，谢谢～

1不用这个出问题的单元会出来其它的么?
或
2指定hcell的list做验证。

我做了一个实验，
1.不用x8的decap，结果x13的被打散，总之就是最小的size的decap被打散
2.不用decap，只用filler，lvs pass
我把reduceseries mos 和reduce parallel mos都关了
我用的是gf55arm的库，有人碰到类似的问题吗?

我觉得问题在与可能你写出来的VERILOG里面没有这个CAP
你去CALIBRE LOG里面 搜FLAT，会提示是为什么被打散
或者你把LOG给我，我帮你看看，可以把log发这个邮箱snakkewang@gmail.com

你的hcell.list 怎么写的， 左边和右边写一样就行啊，
如dcap8dcap8
dcap13dcap13
gf55 arm库我应该用过的，，没发现有这个问题

我是这样写的hcell
看了下lvs的log，里面有这一段不是很明白
TENTATIVE SEED PROMOTIONS :seed layerseedcell:layers touched
TENTATIVE SEED PROMOTIONS :------------------------------------------------------------
TENTATIVE SEED PROMOTIONS :nfet_dev_ps1FILLCAP8_A9TRnsd
TENTATIVE SEED PROMOTIONS :nfet_dev_ps1ICV_3nsd

大不了不带dcap的hcell好了，hcell可以适当调整的， 为了pass lvs，
然后你再run个flat lvs，（不带hcell的），更加确认下就行

带不带dcap的hcell lvs都过不了，只有不用dcap才lvs pass
不晓得是不是库和rule不是对应版本的原因，库马上要更新了，等更新了再看

这个比较奇怪，怀疑你的 spice netlist出问题了吧， 导出了dcap么? 数量都和layout里面一样么?

我感觉是extract的原因，比如dcap 8 ，spice netlist里面是4个mos管， gds里面看也是4个，抽取出来却只有两个
但是，gds里面第一个和第二个gate的poly 有一端是连在一起的，第三个和第四个也是，但是呢连在一起的地方没有OD，我不方便贴图，大概就是这样，1是od，o是poly
ooooooo
oo
111o11111o111111111
1oo1
1oo1
111o11111o111111111
oo

你单独做这个cell的LVS能通过么?
不是很明白你说的具体的情况，但是建议你修改lvs rule试试：
LVS REDUCE PARALLEL MOS NO/YES
LVS REDUCE SPLIT GATES NO/YES
红色字体选择一个，再试试看，看哪个好用。

缺省都是yes的，即reduce的，
建议单独对dcap做下lvs，旁边加上filltie单元