急求grid问题

smic 55nm工艺，.tf的分辨率为0.005
floorplan后，产生电源轨道，加完tapfiller后，tapfiller正常放置。
但是放置标准单元后，所有的标准单元都偏离了原来的轨道值近似0.005，但是此时的tapfiller仍旧是正常的。
导致后面route，产生error。但是把分辨率改为0.001，却标准单元却能正常放置，PR时间增加了很多。
但是令人疑惑的是单独用纯粹的数字小模块floorplan，tapfiller和标准单元都正常放置
产生off-grid的，可能的原因是什么呢?是工艺呢?还是我在PR过程中，需要设置什么?

假设你用smic自己或arm的库
感觉create_floorplan 那步骤有点问题，比如row spacing有点小缝隙或者啥的
你说的offgrid error是icc还是calibre pv报出来的?icc报的大可以忽略不看，
0.005um可以了， 0.001太小没必要
通常pr的grid 由unittile，tf单位等决定 ，不太有这些问题的， gui里面有个snap 选项，常开就更好了

用的是smic自己的55nm工艺，这些都是ICC报出来的。
目前的问题是，如果按0.005设置，place时，除了tapfiller外，所有的标准单元都偏离值近似0.005，导致在route的时候，
warning：cell instance（U1） not on min-grid ，some of its pins are not be accessible
........

cell instance（Un） not on min-grid ，some of its pins are not be accessible
Error：illegal [M5] Ver-track [坐标] not on min-grid
illegal [M4] Hor-track [坐标] not on min-grid
illegal [M3] Ver-track [坐标] not on min-grid
而且也出现了很多的短路short问题

看过tf的定义，是0.005的精度，没有问题的。

snap开着的，但是cell无法与电源轨道对齐，差近似0.005哥位置；关闭snap后可以手动move到轨道上。

用的是smic自己的55nm工艺，这些都是ICC报出来的。
目前的问题是，如果按0.005设置，place时，除了tapfiller外，所有的标准单元都偏离值近似0.005，导致在route的时候，
warning：cell instance（U1） not on min-grid ，some of its pins are not be accessible
........

cell instance（Un） not on min-grid ，some of its pins are not be accessible
Error：illegal [M5] Ver-track [坐标] not on min-grid
illegal [M4] Hor-track [坐标] not on min-grid
illegal [M3] Ver-track [坐标] not on min-grid
而且也出现了很多的短路short问题

看过tf的定义，是0.005的精度，没有问题的。

snap开着的，但是cell无法与电源轨道对齐，差近似0.005哥位置；关闭snap后可以手动move到轨道上。

smic55的哪套库啊，不至于这么差吧
tf里面是 gridResolution= 5
么
现在用几层金属?

用的smic55nm的，HVT LVT和RVT 混用的，reslution是5，用的是
SCC55nll_hd_6lm_1tm.tf，M1-M5以及TM2。
Design Rule Version :TD-LO65-DR-2001v13R
Spice Model version :TD-LO65-SP-2001v7R
单独用小模块跑的时候，放置都是正确的。
只是在整个top的时候就出现问题了，不知道是我设置的问题还是其他的?
通常的解决方法有哪些呢?

hd是7track 1.4um 高 ，
你top和下面是怎么分的，几个softmacro， 按理说没什么不同会导致这种offgrid现象的
换个icc版本?

我的top是数字和模拟以及mem的整个top，
我再尝试其他办法吧，先谢谢小编了