有多少方法把时钟树做短？

1. 给很小的clock transition limit，但是会造成clkbuffer 增多
2. 高层给clock route ， double width等，
其他我没想到，其实clock tree latency很难控制减小的，

谢谢小编！对您的两点的理解：
1.是的，第一种方法的代价是ckbuffer增多，面积增大，占更多绕线资源
2.绕线的话应该对latency影响不是很大，取高层绕线，双倍宽度可以减小电阻，减小clock net delay方面来减小。

另一个想法：
是否可以从增大skew大小的方向来放宽做树的约束条件，使得为了balance的长tree减小?

可能行吧，关键还是最后timing qor好就行啊，再说了，现在都流行ccd， ccopt ,
clock latency都是可以调整的，长短都无所谓了，

可以用较大的驱动的buffer吧

想把latency 减小的目的，还是为了减小OCV。目前CTS的 方法，都不能很好的解决这个问题。对于高速设计mesh结构才能真正的达到这个目的

1. 可以把部分关键寄存器的时钟提前，代价是其他寄存器的时钟会更长。
2. 驱动足够强的前提下，加宽线宽可以减少延时（R线性减小，C因主要由边缘贡献，增大不及R明显）
3. 在SI没问题的前提下，不用Shielding，电容负载可以减半

我想这里需要强调一点！
在做上面各位朋友提出的方案之前，请一定要先检查一遍自己的SDC。
主要是检查是否存在不需要balance的sinks或者trees之间仍然存在skew约束关系的情况。

对头，把大家的经验放一起思考思考，很有收获，谢谢。这个问题主要还是要目的明确。