Design Compiler网表中的1'b0问题

不用管，后端来管，
hier pin接1‘b0没关系的， 不是实际的接

后端的也是我做。那请问在icc里面有办法转成通过tie0接吗?

connect_tie_cells 就会给你都连上

这个命令用起来有点麻烦呢，还得知道所有接1b0的端口，有没有从一开始就避免的方法?

没有， 只能使用该命令

有的timing lib 是提供了 tiehilo 的 cell，但是cell 的属性是dont use
如果一定要在综合里面用tiehilo
是不是可以把 timing lib 里面的 属性改一下
综合出来就把固定值替换为 tiehilo，
可以尝试一下

可以，但是推荐后端加

如果综合加，就是一个tie cell 对应一个1’b*
如果后端加，一个tie cell 可以load 多个单元，可以省点面积，
固定电平，似乎可以不考虑timing
在后端加入，还有其他方面的好处吗?
期待详解。

加的位置比较优化，根据单元的物理位置，

个人感觉connect_tie_cells 不是很好用，可以让icc自动添加