pt在什么样的情况下会触发clock-gating的检查
时间：10-02
整理：3721RD
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设计里面没有使用任何的clock-gating。逻辑里面到是有用到将clock信号进行一些逻辑操作。请问为什么会触发clock-gating?是和用的单元库有关吗?谢谢
我记得好像有一个命令是 set_clock_gating_check 的命令 ，不知你是不是有设置?
pt是会自动触发这个的，除非你关闭clock gating check （有个什么变量 *clock_gating* 吧） ，
如果是假的，你就设false path好了，
请问这是什么原因?用不同的库综合，一个有一个没有。是综合后电路结构的问题吗?
只用在逻辑单元的输入端口上存在时钟引号，就会进行检查，当然前提是激活检查