CTS为什么要限制clock latency ？

时钟树分叉早而Latency又大的话，考虑OCV时skew不可能小

如果不考虑OCV的工艺呢

求指教。

我也不是很明白

一句话只要时序没问题啥都OK

你说的也不无道理，但如果事先知道哪种方法更容易收敛，不是可以减少迭代吗。

Latency 太大说明你要插入的buffer/inverter 的数目也就越多，这样的话势必会造成时钟数的面积和power会大一些，这是一方面，另一方面，时钟到达CP端口路径太长，会更加容易受到noise的影响，Jitter也会变大， 所以需要限制latency, 不光只能限制skew

对时序没影响关系不大

trade off

这个没办法一次成型的不同的design不同的解决方案

谢谢版大！我还是不太明白
trade off一般是在好、坏之间trade off ，latency大、小各有什么好、坏吗?
怎么trade off ?

小的skew会对后续时序的修复会有帮助，lattency ck tree balance长，1.插入过多ck cell 导致功耗，面积，绕线资源的浪费，2.长的lattency会导致clock tree过早分叉，crpr变小，时序会更差。所以长时钟树跟floorplan 是一样需要多次迭代和折中考虑。

第一点容易明白，第二点还是不是很懂

latency大会影响面积和功耗，对OCV分析影响也大