分频时钟 时序分析

前辈：

clk_32是clk_32k的1024分频，clk_64是clk_32k的512的分频。在做保持时间分析时，感觉clk_64的时序分析没问题，但是clk_32的时序分析clk_32K（rise_edge）应该和clk_32（rise_edge）一样。为什么会出现如左图这样的情况?

clock period expand 了吧 看看有没有PTE-016 的warning

这个我没有遇到过，还真帮不了你~

没有PTE-16的warning，而且还有奇怪的地方
1.频率比clk_64大的路径没有问题；比clk_32小的，报告相似的路径时显示：path is unconstrained。
2.改变clk_32k的频率到某些值时，左边图示中的路径会正常。

时钟约束时会不会有最大周期或者分频数的限制?

补充下clock的定义

2L正解谢谢

PTE-052

学习了

看一下小数点后面的位数和值

这么慢还分析啥时序啊，
所有generated clock都是-edge {1 3 5} 有啥区别没，