请帮忙指正：Partition flow

以下是对partition flow 的理解，请各位大侠指正以下：
1： 将module 放在top 上做floorplan ， place STD cell
2： 利用Patition---> Specify Parttion 命令指定module 为patition
3： Partition ----- > Assign Pin
4: Partition ------> Derive Timing Dudget
5:Partition ------> Commit Partition
6: Save ------> Partition
完成以上步骤后，工具会自动将top and block 保存好，这时候分别在top 以及被patition 的block 里面做pr ， 这个时候用的
都是flat的flow 。在top 里面看到被patition的block已经是一个类似sram的IP 了。
7： 完成block以及top的pr 后，使用 Partition --------＞　Assemble Design　
　　　将top 以及partition的部分合在一起，
8： Partition -----> Flatten Parition
请小编以及各位大侠帮忙指正以下，看flow 是否正确以及还需要注意的东西，谢谢！

仔细看了一下UG ，flow 大致是对的。
后面实践过程中有问题再与各位分享讨论。

注意PWR线吧

Assign Pin这一步我想问问，就是子模块的pin可能在顶层里面会被优化掉，然后我们定义的时候，可能是根据RTL，把所有的都定义了，那么在顶层可能被优化掉的pin再在版图里面做，可能导致多个pin接一个线上，导致多个等问题，然后这些问题可能在LVS中有影响啊