partation后的lvs问题

这不算短路吧，改网表连接就好了， tiecell是可能接到外面的
你改成自己内部模块tie off连接得了

但是lvs报错啊

发 lvs.rep 出来

额，没截图，反正就是帖子里面说的那种情况，很多pin连的tie cell，然后这些pin上都有label，然后lvs就报错短路，一根线上有好几个label。主要是partation的时候assign pin，我把所有pin都选了，其实某些如果在顶层做是被优化掉的，然后我都选了话，在子模块就会出这样的问题，我是这样分析的，但是不知道如何解决这个问题

在top或submodule改spice不就好了，如果确定gds是对的话，只能改source了，