对于综合时的设计的约束
时间：10-02
整理：3721RD
点击：
是不是对于设计的约束只能是有clock的设计才能写约束，比如对于四位全加器能写约束吗?首先是我认为啊，里面没有时钟，就没有相对的时序上的联系，没法些约束。有没有大神给我解释一下。
虚拟时钟
可以设max delay 和min delay
就那么两句，不就写input_delay和outputdelay吗?还用什么虚拟时钟
看input_delay和outputdelay的定义，就是相对于参考时钟的，你没有参考时钟，设不上去的
可以假定逻辑的输入是时钟驱动的，逻辑的输出用同步时钟采样。
或者直接是set_max_delay这样约束
如果加法器的输入、输出或是使能有时序产生的信号，你在设置input_delay output_delay的时候其实就是对加法器约束了。