急急急急急急急急急，多阈值电压设计的时候在apr的时候drc错误肿么解决

先确认stdcell的lef文件中有mvp,mvn这两层的定义，检查里面规定的space是否符合drc规则。

加filler不就完了，

问题就是加了filler也报错，我在想是不是place的时候也需要设置神马，但是place完后做verify 它不报错啊，大神求指点

确定有，看了lef的

问题就是加了filler也报错，我在想是不是place的时候也需要设置神马，但是place完后做verify 它不报错啊，大神求指点

set_left_right_filler_rule , 有的工艺（比较老的工艺） filler会造成vtnh ,vtph min spacing 问题，
还要加特定的filler才行， 比如2个hvtcell之间要加hvt filler等，
你是.13um工艺么，

版大，加filler解决的是nwell的drc报错吧。
如果nwell断开，在drc时会报错，这时通过添加filler可以消除这样的错误。
但是小编问的是用来标识不同阈值电压的那两层间距的问题。对于不同阈值电压的cell，在drc时有规定，上下左右都不能靠太近。难道是我理解错了小编的问题?
哈哈，闪人~

嗯，smic.13，用的arm track9的rvt和lvt

发现encounter里面没这个set_left_right的命令啊…

求助啊啊啊啊

我说的是icc命令，
edi 不太清楚怎办， 要techlef 里面写好LVT /HVt implant min spacing/min width要求把，
setPlaceMode -honorImplantSpacingtrue
setFillerMode -doDRC true -core { 所有hvt，lvt filler全写上） ，

好像不用filler1就没有问题了吧，好像EDI 有个checkFiller -reportGap 的命令

求助啊啊啊啊啊

smic0.13我做过好多项目，同时用过hvt rvtlvt，做完pr后做drc没有你说的这些问题

只是MVP、MVN这两层layer的间距错的话应该是假错，可以咨询下Foundry。