在 DFF 的 schematic 电路中，setup，hold 是具体哪里到哪里的延时？不是指理论上

在 DFF 的 schematic 电路中，setup 是 D 到 clock 的延时，在schematic中，是哪个点到哪个点的延时?还有， hold 是CP到Data的延时，在schematic中，是哪儿到哪儿的延时呢? 我自己用 spice 仿真，想优化电路的 setup 时间，hold时间，cell delay。
另外，有人知道：siliconsmart在做spice仿真时，该工具自动生成的激励文件在哪儿吗?先谢谢大家了！

数字集成电路，设计透视 这本书里面有讲setup/hold都是怎么算，你到资料区找找看